关于静态时序分析的问题

大家好，我是一菜鸟，在做一个小项目的时候，实现通过后，看了一下静态时序分析报告，里面setup to clk出现为负值，我不知道这是什么意思，是我的设计的时序不满足要求么?还是其他问题，谢谢各位解答
顺便问一下，静态时序分析报告应该怎么样读取里面的信息，谢谢啦

不知道你有没有对你的工程设置时序约束。
基本上你可以理解成你的工程的Fmax没有达到要求。也就是FPGA芯片内部寄存器的建立时间没有满足。

2# sirius.yuan
我这做的东西频率不大，20M晶振，没有设置约束，我想也是建立时间不满足吧，是不是一般如果时间为负就表明静态时序不满足的?

3# kuloloo
应该是裕量为负表明不满足
就是实际的Fmax小于约束（或者是默认）的Fmax时

默认的Fmax会是多少呢?

你应该看slack是正还是负，setup to clock是什么意思? 有些standard cell的setup本身就是负的。

slack为负就是建立时间不满足了，当然slack的裕量越大越有利，如果跑得频率较低，一般不需要时序约束。

20M还用约束吗?不要应该也可以吧！

8# asyou
恩，应该不用的，只是想建立一下约束的概念

8# asyou 要将时序约束进行到底，对以后设计有好处的

10# luoyongde0965
想请教你一下，静态时序对后面的电路最的好处是什么，除了时序的满足设计以外

Thanks for your explain.

建立时间不满足

学习了，谢谢

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