Verilog中什么时候定义宏，什么时候定义parameter呢？

个人习惯尽量用parameter。
parameter只在模块内有效。
define是对所有文件有效的。
就像全局变量要尽量少用一样，能用parameter的不用define。

全局变量少用

宏是全局的，parameter是本地的，就这么简单

要清楚自己这个参数对系统的影响，如果你就是整个系统的owner，这一个定义你知道会全局使用，那这么做；如果仅是开发里面的模块，慎用。

parameter 用于同一个module， 宏用于不同module之间的调用。