FPGA的时序问题

晶振越来越快是有范围的，一般晶振有个技术指标叫“ppm”，会在那个范围之内的，ppm越小的晶振越贵！

失效性分析谁知道啊，自己看看你的晶振多久会变化到你不能接受的时候。

假设我们的输入时钟是100M,周期是10ns,但是这个时钟肯定和基准是有差别，不是标准的10ns,具体差多少也不清楚，那么FPGA在布线，时序分析的时候， 是不是把这个裕量也留出来了呢

create_clock的时候自己留余量啊

应该是个很缓慢的过程，总不会像吃的饼干过几个月就变质了吧

说的很有道理，学习了

这个都没考虑过，长见识了！

工艺包里应该都会有说自己的clock jitter是多少，FPGA也应该一样