关于锁存器的时序分析问题

顶起！我也想知道！

顶一把，同求！

锁存器设计的一大问题是DFT

锁存器会被按多种时钟来分析时序。而且可能会被当成新的时钟来分析相关逻辑的时序。

    谢谢，您的意思是在DFT串链测试时候，锁存器没法被测试到吗?

我理解为只有组合逻辑才会生成锁存器，时序逻辑是不生成锁存器的。

谢谢！请问那意思是说在时序分析的时候锁存器是被当成组合逻辑处理的，当对这个组合逻辑进行时序分析的时候，由于锁存器的组合反馈的原因，存在环路所以时序分析工具可能就“陷在”里面了吗?

锁存器对时序影响很大，一般应尽量避免组合电路生成的锁存器

    谢谢啊~ 能麻烦稍微解释下为什么吗?

   好像latch会有风险。就是说latch的enable会产生glitch，然后会导致latch有问题。

    谢谢啊，你说的这个意思是说锁存器本身就存在着风险吧，还是想知道它具体在时序上难分析在什么地方?

flip-flop是跟著一個具有一致性的的時序再傳遞資料的, 但latch不是, latch傳遞資料的致能因素是來自於組合邏輯的訊號, 周期並不固定, 因此增加STA分析時的困難, 正常來說, 我若要用latch, 我會另外針對此一latch規範timing constraint, 不會放給STA自已去分析

    谢谢啊，意思是说比如DFF以时钟信号触发，而我们的时序约束都是基于时钟周期的，而Latch的使能信号与时钟没有直接关系的，是以一个相对时钟来说没有规律的信号来驱动的，因此利用基于clock period的timing constraint无法对latch 进行分析。
直白点就是STA是基于clock period的，而异步电路或者latch 是没有统一的或没有clock，所以才说对Latch时序分析困难，是这样么?
如果要对它就行时序分析的话，一般采取什么措施呢?

    set_data_check

好！