verilog端口声明可不可以这样写？

Verilog的端口声明，下面的语法是否正确?端口DFT_sdo连接的线并非DFT_sdo，而是n_28，然后就这样声明
module case_1 (
    scn_obs_force,
    .DFT_sdo(n_28),
    DFT_sen,
    DFT_sdi,
    nRst,
    clk_20M);
    output [11:0] scn_obs_force;
    output n_28;
    input DFT_sen;
    input DFT_sdi;
    input nRst;
    input clk_20M;

顶一下，求解求解~

小编可以试一下

干嘛要这样写呢?

你这就是两种端口声明方法混用了呗，还真没试过...你干嘛要这么写呢，不是好习惯啊  再有要是像你说的这种同名的不对应，最好是都写成.xx(xx)的形式，比较清晰

  .DFT_sdo(n_28),
这一句不理解