Verilog里面pulldown怎么使用？
时间：10-02
整理：3721RD
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如题，Verilog里面有个pulldown，是怎么用的啊，这个比较偏，查了很多资料都没有，希望有大神能够指点一下，谢谢！
端口的上下拉最好在ucf中定义
无知小白帮顶
这个一般只放在testbench里用。
它相当于一个模块，使用时直接例化
pulldown instance_name (wire_name);
已经搞明白了，谢谢
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我是在仿真的时候用到的
求解答。
在Xilinx安装目录下有个lib.pdf文件，里面有详细介绍，推荐你去看看