DDR3 控制IP MIG的问题

各位好，我在用DDR3 控制IP的时候，在生成的最后一步发现，这个MIG IP核的对于DDR3的引脚是有限制。所以我想问问，是不是我FPGA的引脚和DDR3的引脚也必须按照MIG IP的要求进行连接?
用的人可以帮我解答一下么。万分感谢?

自己先顶一下。 就是红圈的位置，是不是如果要用这个IP就必须按照他的这个来定义FPGA中DDR3引脚的位置?