xilinx的IP核生成的DDR2控制模块，工作频率只有大概20M？怎么提不高了呀

用xilinx的IP核生成的DDR2控制模块，在写入读出数据时频率太低了，大概600ns的时间只写入的10个数据，和需要工作的频率200M有很大差距，观察仿真波形发现主要是app_wdf_rdy信号经常自动拉低，才写入四五个数据，该信号就拉低导致不能写入数据。怎样才能把工作时钟提高呢

为什么app_rdy和app_wdf_rdy信号经常性拉低呢，我觉得应该就是这两个控制信号导致速度提不上去，我觉得应该在写入很多个数据后才使app_wdf_rdy信号拉低呀，大家帮帮忙解决下，谢谢了

你得查到app_wdf_rdy为什么拉低。得看到什么原因造成的

UG上说是内部FIFO不能写入时，它会自动拉低，导致外面的数据不能写入，但是我才写入几个数据，该信号就自动拉低了，不合理呀

要看真实的信号，用chipscope 解决

   用chipscope看看哪些信号不正常了

怎么提高读写速度呀，ddr不是可以跑到400m没问题么?它自带的仿真文件仿真出来的结果也是这样慢

    我是没有实物，现在只是先仿真看看，能不能达到要求，现在要求达不到呀

都没人来回答一下么?给个建议呀大神们

用IP core吗?

给你个建议。把读写数据和指令都丢到一个FIFO里面，通过几个RDY信号来控制FIFO的读写到APP接口。

   用了的，就是用的MIG生成的，仿真文件都是它自己生成的