网表netlist是不是就是指综合后网表？pic

xilinx的design flow中，HDL代码首先被综合为ngc格式的网表，但其中是不带有时序约束信息的。经过Translate之后，生成ngd格式的网表，已经转化为顶层的LUT和reg，并且带有时序约束信息。Map之后，生成ncd格式的网表，已经映射到了FPGA的具体型号上，并且可能已经完成了布局。PAR之后，再生成一个ncd文件，这就是最终的网表文件。