多状态Verilog代码的实现
时间:10-02
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小白目前在设计一款多状态的芯片设计,用Verilog写代码,如果说要case0执行第一个.v模块,case1执行第二个.v模块。放在top文件里调用会报错,这该如何实现?请大侠们帮忙><
每一个module设置一个使能信号Enable_1,Enable_2.....,每个case使能一个Enable_x,不知道行的通不
试了下确实行得通,十分感谢~
