xilinx中多级非门连接，如何能防止综合优化成一个非门
时间：10-02
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在altera中，可以加，lcell防止多级非门被综合优化成一个非门，xilinx中应该怎么办，才能防止被综合
为什么要这么多非门，一般情况下，多余的非门会被优化掉
我需要多级非门来产生震荡，那怎么样能不被综合呢，加buffer么。
求助啊。应该加什么约束呢
类似于ring oscillator的东西?
在源代码里面相应的信号定义前加上(*keep="true"*)