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fpga菜鸟请教一个问题

时间:10-02 整理:3721RD 点击:
用synplify premer综合时,输入端口到寄存器、寄存器到输出端口是否需要加约束

不需要啊。

要,会有效果



    嗯,确实会有点不一样,我只是想知道前辈们在实际项目中,有没有对这些端口加约束

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