有关乘法器、加法器的问题
FPGA验证通过。不知在Asic中，这样的写法可不可行。因为我自己用超前进位写的加法器
和用Booth算法写的乘法器综合出的面积都比用Verilog语言中的乘法、加法算术运算符写
出的代码综合出的面积要大。请问大家是怎么解决的。
有关乘法器、加法器的问题
如果速度不高，你写的算法绝对没有综合工具的好。
但你说的面积大也许是合理的，因为你的算法是快速算法的话，肯定比低速算法面积大。
主要看你的工作频率。如果频率很低建议直接用综合结果，因为它是先用低速算法，满足不了速度的话再逐步用高速算法的。
有关乘法器、加法器的问题
多谢老扁先生
有关乘法器、加法器的问题
我想问一下，超前进位加法器典型的延时大约是多少?如果用Verilog语言中的乘法、加法算术运算符，用Xilinx的Virtex2实现时最高能到多少MHz?
谢谢
有关乘法器、加法器的问题
The typical delay for PPA is (2 XOR+ logN * AOI)
有关乘法器、加法器的问题
能解释一下吗：）
有关乘法器、加法器的问题
我谈的是PPA(Parallel-Prefix Adder)延迟估计：前后段各需一个XOR，中间有log(N)级AOI(or OAI)延迟。
有关乘法器、加法器的问题
Booth算法做16*16需要多少门啊?
有关乘法器、加法器的问题
加法在FPGA中的实现和ASIC有所不同，因为常用的FPGA都有进位链，其延时非常小。所以加法推荐直接使用加号，让综合工具自己处理、优化，乘法可以使用FPGA中的DSP单元
你的设计在综合时肯定要进行优化
根据不同的要求综合出来的肯定不同
就象上面有位老兄说的如果是高速设计的话
就要牺牲面积了
xiexie
在asic中，乘法器一般还是用加法来手工实现比较好控制timing.
ASIC设计用DESIGNWARE的库
ding yi xia ！
看看先。
very good
面积大，频率就可以提高了 也就是用硬件的牺牲换取了 速度
那功耗也是综合的好吗?
你好，我多问一下，乘法器和加法器在低频，大概是多少M频率下使用综合工具自动的加法，乘法运算符比较优化，我现在的系统频率在几MHz左右应该算是低频吧，直接用综合工具的加法等运算就可以了吧。
谢谢！
学习了，学习了
主要就是延迟问题
除非你有特殊需求或者对加法器研究非常深入，否则你一定干不过合成软体。
除非有特别需求自己做乘法器，不然就直接根据制程选择工艺库里面的乘法器就行了，就像加法器一样，一般不需要你单独做一个加法器，都是台积电的基本单元，不存在软体怎么合成的问题。
学习了~。