使用stratix 4做多通道LVDS输出，如何约束TCCS最小？

使用stratix 4输出一组高速码流，共4*9=36对LVDS输出，分成四组，每组9个通道，并转串因子是8。实际测试时，当码流低于350Mbps时，可正常工作；而我需要的是最高工作到500Mbps，当码流大于350Mbps时，后级ASIC芯片反应出来是存在很大的误码，我仔细分析，认为应该是多通道间的skew有问题，请问如何做约束使得TCCS最小呢?
由于后级ASIC芯片的LVDS接收端没有DPA，因此只能靠stratix的约束了。
多谢各位。

[quote]使用stratix 4输出一组高速码流，共4*9=36对LVDS输出，分成四组，每组9个通道，并转串因子是8。实际测试时， ...
miroc 发表于 2014-6-4 22:56
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The default number of iteration in Xilinx P&R tool is 10.  You can alter this in the Implementation properties dialogue box.  Also you can give different seed values.  Alternatively you can write a Tcl script to do these variations adaptively by comparing your Post P&R report.

    我用的是altera…也可按照这个思路来吗?

没玩过这么高级的货，但是道理应该一样的，按照STA的原理，如果你PCB上走线一样长的话，你可以设置一样的output delay min 和max，如果每组不一样就每组设output delay

   谢谢你的回复，我下午已经搞定这个事情了。对不同IO-BANK的LVDS口使用不同的PLL，然后综合各种情况设置各个PLL间相位关系，已经顺利把码流提高到650Mbps了。