网表中时钟信号出现assign

在前端综合的时候将clock设置为dont_touch。在RTL里面有assign clka = clkb，综合的时候使用set_fix_multiple_port_nets -all -buffer_constants，但是在综合后的网表里面没有将上面assign转换为标准门电路。请问这种情况该如何处理，让写出来的网表里面不出现assign。

同问这个问题

同问这个问题，change_name 也没用

爆前端的菊花