DC中生成时钟怎么约束

[attach]584400[/attach]
问题描述：
芯片有一个16m时钟输入clk_16m
经过模块U1，4分频出时钟clk_4m另外还有模块U2，U3，U4，U5，U6,
其中模块U2，U3 使用时钟clk_16m ，
模块U4，U5，U6 时钟时钟clk_4m
我是新手，请大家多多帮忙，
从DC user guide给的例程上照搬了编译方法，大致方法如下：

• 先写一个缺省约束文件：defaults.con
• 在针对每个子模块写独立的约束文件U1.tcl ······U6.tcl
• 每个子模块的约束文件都去引用 缺省约束文件：defaults.con

• 此时问题来了，时钟应该怎么定义，我在defaults.con里定义clk_16m,U4,U5，U6模块会报错，说找不到clk_16m
• 同时，生成的时钟使用create_generated_clock 定义在什么地方? 是需要定义在defaults.con中还是模块U1.tcl中

这么复杂，还真没这么干过