Verilog中while的用法

自己用verilog编写了一个程序，程序中用到while循环，只是仿真的时候提示：Error (10170): Verilog HDL syntax error at Verilog1.v(10) near text "while";  expecting a description
有谁知道这个问题怎么解决吗?谢谢！

最好贴出具体程序吧

while语句，一般在RTL代码中，不主张使用的，建议不要使用

建议上源程序

就是，一般不是很好综合吧

因为你写的语句在物理上无法实现

没有源码，神仙也不知道怎么回事，

while 最好不要用来写架构

谢谢各位的涌跃回答，问题已经得到解决了，是自己对Verilog语法不熟悉，非常感谢！

while貌似综合不了

学习学习

建议上源代码！
大家好帮忙分析！

while有些综合器不支持的，这时用状态机控制吧，这用到了算法的硬件实现

人家都说了是仿真用的，楼上一堆XX还在说综合不了云云，是个做数字的就不会用while去写电路

while没法综合的，不建议使用

用到循环的时候，可以用clk触发加计数器搞定

有前途