原理图设计为什么综合不过去。
时间：10-02
整理：3721RD
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，编译的时候提示：Error: Port "address[9..0]" of type my_rom of instance "inst" is missing source signalError: Can't elaborate top-level user hierarchy。
原理图设计的时候数据位不一样，怎么设计。CLK必须练到器件上吗。
已解决，谢谢。
现在又出来另一个问题：Error: WYSIWYG RAM primitive "ram_block1a0" must have Port A, Address port or parameter specified
我也遇到这个问题了，请问怎样解决的?谢谢
我也遇到这个问题了，请问是怎么解决的