我想问一下ROM模型里面有没有时钟？

你这个问题问的好
有一种单口ram，写需要时钟，而读是不需要时钟的，即异步读数据。
照这样想，ROM是可以不需要时钟的。
但是问题来了，一般的ROM输出会用寄存器打一拍的，你难道不打拍吗?

一定要打一拍吗?

之前的我设计，都是同步设计，即所有数据流都是归属于某一个时钟域的。
ROM的读至少需要一个读地址，这个读地址你怎么产生呢，难道不是用FF产生?ROM出来的数据不进入某一个时钟域处理?

   可以把ROM当成一个纯组合逻辑电路吗?

    可以当成是组合逻辑的电路。但是FPGA的设计一般都是组合逻辑和时序逻辑并存的，组合逻辑的前后必然有时序逻辑。

可以根据需要  读写时钟可以有也可以没有  建议是都有  做同步逻辑