组合逻辑latch的影响

比如一个组合逻辑，条件不全，会有什么影响 ?
下面只是示例 ：
case (a)
   2'b00:  b = 2'b00;
   2'b01:  b = 2'b01;
   2'b10:  b = 2'b10;
endcase

会生成latch
一般都要写default的

会生成latch，latch一般用在异步逻辑

    latch在一般的数字电路中是尽量不要出现的，因为在有效电平时候输入输出是透明的。这样一旦输入端有毛刺就会传递到输出。结果就可能错误。我就知道这么多。

在case中避免latch的方法，可以在case前使用综合属性(* full_case *)

latch会降低DFT的coverage，故要避免

谢谢几位，那最根本的原因，会不会造成电路功能错误?只是讨论哈，我不会这么做

   不写default的话，一般工具会自动优化的，这样在没写明的那些条件下，就会出现不确定的结果了，有的会化成0有的化成1。对电路的影响，还是得取决于会不会有个这种输入发生，发生这种输入的时候，输出就取决于工具化简成什么了。尽量不要这么写。而且latch普通工具是不给综合的。