verilog 能被VCS 编译 但是不能仿真
时间：10-02
整理：3721RD
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今天在建模的时候遇到一个问题，就是verilog能被VCS 编译但是不能仿真。
建模是关于PLL 的， 简单描述下就是通过统计输入的参考时钟的20个周期， 计算出输入参考时钟的单个平均周期，定义了3个 real 数据类型，t1,t2 and timediff;
t1 and t2 为时钟的上升沿时刻的“realtime" ,timediff为t1 和t2的差，代码中有一个时钟生成的语句 如下:
reg clk;
initial clk = 1'b0;
always #(timediff/800) clk = ~clk;
问题就出现在"always #(timediff/800) clk = ~clk"上面， 有它的存在的话能产生波形文件，但是所有的信号都是“NF” ， 也就是没有开始仿真， 如果注释掉这语句仿真就能进行。这种写法以前也用过能够仿真， 运行命令 vcs -R -I testbench.v +vc -fsdb -l vcs.log.
说明下，t1 ,t2 and timediff 都能在波形上查看，同时为了做一个实验，另外做了一个test = (timediff/800); test 也是正确的。
这个问题不知道是工具版本的原因还是什么系统部兼容造成的。 VCS 版本为version D-2010.06-SP1.不知道有其他的人也碰见这个问题没有。
建模是关于PLL 的， 简单描述下就是通过统计输入的参考时钟的20个周期， 计算出输入参考时钟的单个平均周期，定义了3个 real 数据类型，t1,t2 and timediff;
t1 and t2 为时钟的上升沿时刻的“realtime" ,timediff为t1 和t2的差，代码中有一个时钟生成的语句 如下:
reg clk;
initial clk = 1'b0;
always #(timediff/800) clk = ~clk;
问题就出现在"always #(timediff/800) clk = ~clk"上面， 有它的存在的话能产生波形文件，但是所有的信号都是“NF” ， 也就是没有开始仿真， 如果注释掉这语句仿真就能进行。这种写法以前也用过能够仿真， 运行命令 vcs -R -I testbench.v +vc -fsdb -l vcs.log.
说明下，t1 ,t2 and timediff 都能在波形上查看，同时为了做一个实验，另外做了一个test = (timediff/800); test 也是正确的。
这个问题不知道是工具版本的原因还是什么系统部兼容造成的。 VCS 版本为version D-2010.06-SP1.不知道有其他的人也碰见这个问题没有。
是不是timediff/800算出来的数是 仿真工具不能确认的时间单位
你试试把它改成固定数看看结果
有可能是这问题。固定的数得行。
你的timescale是什么?我感觉可能是timediff/800的精度不够，被判断成0了。
可以提高timescale的精度试试。
是时间精度的问题。已经解决， 但是现在又碰见另外一个问题。（类式问题）
接帖子的如上描述：
always #(timediff/800) clk = ~clk。 clk可以翻转， 但是
always #(timediff*value) clk1 = ~clk1， clk1不能翻转，其中timediff 为realtime类型. 而value是一个实数（real类型), 由15Bit数计算而来，15bit中低9位是表示小数。“timescale 1ps/1ps". 个人理解,虽然 timediff*value这个数小数位有可能有很多位， 但是verrilog工具会"四舍五入"来适应timescale 。不至于不能翻转。 求大牛支招解释其中的奥妙。
进来学习一下
VCS不是很熟悉。
多谢分享