求助设计一个存取模块！求帮助！

想采用vhdl语言设计一个数据存储模块，主要是想实现按行存储，按列读取，将数据存储按照如下规则存储：每收到25比特数据就换行存储，连续写入6行数据后，依次将各列数据数据按列输出到6位寄存器中。这只是我设计中的一个模块，要是有什么不明白可再交流。谢谢大家了~

我觉得可以用6个ram实现，将不同的数据存入6个ram相同的地址，然后切换ram读写，读出存储的6个值。for i in 0 to5 generate

end generate

25×6=300个寄存器，这个规模不用ram问题也不大。
最简单的办法就是定义一个300个寄存器的数组，然后根据你的行列规则控制读写哪个寄存器。

    如果用寄存器面积功耗会不会太大了?

   最近做了一个时间祯内解交织模块，就是用DDR干这个工作的，跳着地址写，顺着地址读

    300个bit的寄存器，面积和功耗应该问题都不大的。