hold不满足

时间：10-02 整理：3721RD 点击：

哪位大神帮忙看看，小弟先谢过了！
综合布局布线后，quartus没提示时序不满足，用modelsim仿真的频率也低于Fmax,但是后仿出现错误，如下
Error: D:/modeltech_6.6b/altera/altera_primitives.v(287): $hold( posedge clk &&& reset:1099898665 ps, ena:1099898687 ps, 244 ps );
# Time: 1099898687 ps Iteration: 0 Instance: /filter_tb/inst_filter/\inst_sinc1|data_ch1_dly_9_

没贴全，看不出来什么问题。

你的testbench里面的timescale怎么设定的，最好 1ns/1ps,然后clock不能太低，要高于clock的约束时钟，hold不满足有可能是因为clock慢了。

谢谢啊！综合后的文件和testbench中我都用1ns / 1ps,但是不是这个问题，我把时钟频率降了降就ok了。

hold与时钟频率没关系吧

问题先描述清楚啊

hold跟频率没有关系

hold跟频率没有关系，下个数据来的太快了，走慢点

可能为异步路径

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