ASIC设计的兄弟姐妹，求安慰， 求拥抱，求喝酒。

ASIC 设计太辛苦了， 哥们顶不住了 ！
看仿真图， 脑子都看爆炸了， 终于明白了。 VCS是自虐神器啊 ！ 还有NCSim, 我擦，简直是脑残sim的缩写啊！ 看多就被 K.O了。
还有综合， 我艹， 总是timing error, negative slack, 怎么改组合逻辑timing还是不过，啊啊啊啊啊啊啊啊，爆了 ！
天啊，赶紧让我完成设计吧， 快要Tape IN 了！
昨晚做梦梦见 always @ (posedge clk OR negedge rst)
                     begin
                         if (rst！=1'b0)
                           begin
                         pkt_int<=32'd0;
                        else ...........................................
                     end
然后。就 射了！  俺还没对象！Verilog是人类发明的最恐怖的武器，神马核武器，生化武器都是毛。。

您没事吧

您没事吧

哪家公司啊，对设计的人这么惨无人道

小编可能不适合做设计。

做自己不擅长的事就相当于自虐，估计你的IC设计基础还有些欠缺，还是在公司内部转到测试部门吧

“昨晚做梦梦见 always @ (posedge clk OR negedge rst)
                     begin
                         if (rst！=1'b0)
                           begin
                         pkt_int<=32'd0;
                        else ...........................................
                     end
”
      哈哈，笑死我了，这段代码是错了，negedge rst怎能用rst！=1'b0，
小编看来是做了好多年ASIC设计啊，随便一看就看到最近你发了至少三篇类似的负能量贴了，
每个帖子都是各种抱怨然后没有然后了，看来小编受设计毒害不浅，还是赶紧转行吧。

你在仔细想想， negedge rst 和 rst ！= 1'b0 搭配 错了吗?

哈哈，要像喜欢女人一样喜欢你做的事，就不会觉得工作很辛苦了

小编 反抗不了那就好好享受吧 换个思维 也行你被很多人羡慕着

    谢谢啊

我们公司很多做了10年的同事，天天写代码写的也挺开心的啊。该旅游旅游，该带娃带娃
就是份工作。

怎么少个end

开开心心写代码，快快乐乐跑仿真