有无检查跨时钟域路径的好方法
时间：10-02
整理：3721RD
点击：
想找一个工具，可以吧设计中的跨时钟域路径全部罗列处理啊，好进行分析确认，不知道有无，quarts的timequest可以做到这点，对于其他的fpga设计有无什么办法
ISE,HEHE
CDC工具可以帮你检查所有跨时钟域的设计问题。应该说所有跨时钟域的设计必须经过CDC检查。
spyglass
0in-cdc工具
跨时钟域的地方最好都用一个模板来做，以后用脚本就可以抓出来了