FPGA时序问题
时间：10-02
整理：3721RD
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现在用Altera Cylone EP3c10 设计时遇到一个问题，中间处理用到一个32bit计数器@200MHz,计数会存到一个寄存器中，但是每次读该寄存器是，总是会有1位或2位数据不对，现在怀疑是时序问题，但又不知如何去解决，还请各位高人指点，在此拜谢！
1. 做了时序约束没，静态时序分析过了没?
2. 把寄存器数据读回去是通过什么接口读回去的，读的接口时序本身有没有问题?
时序约束没做……只是之前功能运行正常，现在出现此问题，接口读的时序应该没问题
是不是用的组合逻辑过多。
200MHz很高的时钟啊