求助：DDR3中突发突变模式的具体操作

各位高手，最近小弟在做DDR3控制器设计，对于DDR3  美光datasheet中新增加的突发突变模式一直不大理解（感觉用BC4的话会浪费一半的带宽）。
   在百度查了DDR2与DDR3的区别，据说DDR3可以将一个4bl的读与4bl的写包成一个8BL传输，不知各位高手这种方式可以实现吗?如何具体操作?
   百度原话是这样的 ：DDR3为此增加了一个4-bit Burst Chop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。

本人只了解DDR是又边沿的东东,别的真不理解了.

我也是刚学的，还有人懂吗?

不是有DATASHEET吗?看看时序啊，如果写的不够详细可以看看三星公司的，应该有相通之处

也不是太理解

不太靠谱，我记得spec上有图示，BC4在DQ上的波形可以看到仍然需要8个拍，除非MRS设置成BL4，然后是对同一行连续地址的读写，这样也许才能连续

我刚开始学，也想知道

你好，我最近也在使用这个，你的问题解决了吗，宽带是减小一半吗?

谁能具体解释一下 那个avalon总线的突发长度 与ddr3突发长度的关系啊
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