xilinx v5 pcie设计

前期在大家的帮助下，现在已经把pcie核自带的仿真跑起来了，感谢大家的帮助。
有一个问题不明白，看资料上说pcie发送接收数据都需要通过GTP高速IO，我想问一下在实际的设计过程中，我是不是还需要生成一个GTP的核，还是只需要在UCF文件里直接把PCIe的收发管脚指定在GTP上就可以了。
在PCIe核自带的仿真文件中，board-rp-rport文件里面是不是模拟的一个GTX高速IO接口，第一次做这个很迷茫，希望大家多多帮助，如果有哪位大神在实际的电路板上做过PCIe的设计，能否指导一下，毕竟仿真核实际的上机还是有很大的差别。
我的qq：156635289；如果有现成的工程，也可以私聊，感谢大家的帮忙。

GTP当然得例化啊

个人觉得在生成ip核的时候它自己会例化；xilinx的片子是分区域的，有的区域是有GTX/GTP的，那么在pcie核的par过程中，会自动选择这些区域。

不需要，PCIEIP核本身包括了GTP，在生成IP核时会有一个选型设定接口参数的，不过一般没人更改，都用默认值。由于每款FPGA的高速串口位置是固定的，只能在高速串口上实现高速协议，所以只要将IP核的对外接口直接配置到高速串口对应的管脚上就可以了，需要的是注意管脚的顺序。