dc 遇到问题了，请各位大侠帮助一下

各位大侠，我在DC综合的时候，综合结果显示一个模块的clk输入延时达到了7000多个时间单位，这个路径对应的起点就是顶层的时钟输入端，终点是RAM的clk输入端，下有截图。请各位大侠帮忙分析一下，是什么原因造成的呢?拜谢！

·这个问题是不是因为RAM?RTL中，clk是i通过多个Hierachy连接到RAM的时钟端的，RAM有两个时钟CLKA和CLKB。
各位大侠，请求帮助啊！

clk信号在综合中一般会设置为ideal_network，然后这种情况就可以解决了

set_ideal_network [get_clocks *]

clk 信号本身不是data，没有capture，launch一说

有一种特殊的情形，个别双口RAM会在库里有这样的timing-arc， CLKA--》CLKB， CLKB--》CLKA， 这时CLK作为data被check。这么做是合理的，原因是双口RAM不能出现对同一地址的同时发生读和写操作，所以，两端之间保持一定的延迟来避免这种情况。
但是这种path，前端真有violation也不用看，没法fix，等后端做好CTS之后检查。

谢谢gellmann！lunmag！之前知道设定了ideal_network可以去掉这个violation，但是不知道这样做的理由，是不是合理。现在知晓了。