pcie的ip核modelsim仿真出问题

用ISE13.2生成IP核Virtex5  endpoint block plus for PCIE,打算对此IP核进行前仿真，使用IP核自身生成的testbench，此testbench文件中用到文件包含处理`include "board_common.v",但是在ISE环境下使用modelsim进行行为级仿真，出现问题** Error: ../endpoint_blk_plus_v1_15/simulation/dsport/pci_exp_usrapp_tx.v(57): Cannot open `include file "D:/softwaresetup/modelsim/ovm-2.1.1/../verilog_src/ovm-2.1.1/src/board_common.v". 请问下这个问题要如何解决，board_common.v与testbench的路径一样。

生成的core ，带着个simulate 的目录里面有各种脚本，你如果用modelsim，就用 simulate_mti.do
肯定不会有问题。这个核分配一下 时钟，复位，与rx tx就能用，只要你硬件没有问题。
另外，xilinx 官方提供了 两个xapp 自己去参考参考

但始终还没搞明白为什么在ISE环境下不能调用include文件包含处理

把路径改成完全路径就可以了

凡是用到include出错的地方，你就把那个文件打开，然后复制里边的内容到引用这个文件的地方