比较两个脉冲的宽度

如何比较两个脉冲宽度（相差ps级）?
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                      --45ps--                             ----50ps--------

脉冲宽度很窄，不可能用数字计数器的方法。哪位大虾有好的方法?

5个ps是否太小了点,如果是亚ns应该可以想到办法

目标是10个ps, 有没有方法做

额，用fpga不现实吧。
不知道楼上说亚ns级能做是怎么个解决方案，就信号输入所引入的jitter就可以把这差异给淹没了。

信号的jitter可以在FPGA外部控制在fs级别的，只是如何区分两个脉冲的脉宽，而且是10ps级别确实伤脑筋。目前我所知道的市面上TDC芯片的分辨率最高也才10ps啊。
另外，我所说的亚ns级别可以想到办法，就是说可以应用基于FPGA的tdc技术来实现。

FPGA的手册可以查到IO上的jitter参数吗?

有没有模拟的方法可以搞?

50ps的脉冲宽度，相当于10GHz频率。intel i7 CPU都只能做到3G。这样的信号与线路的干扰有什么区别呢?用什么电路都难实现。

其实我觉得倒不一定只有50ps脉宽，可以是50ns，两个50ns的脉冲直接宽度差100ps，这是有可能的吧

不是不可能，只是你没遇到而已，将未见过定义为不可能，你认为合适吗?呵呵

此电路将用于数字PLL设计中。 10ps的差值也是我们想要达到的pll jitter 的大小。

时间放大器 小编尝试过没?

That almost impossible with the digital circuit. The general purpose of the digital circuit is used the standard cell. There has a minimum width pulse limitation. So if you want to do 50ps pulse width. that must be satisfied the requirement of  minimum width pulse.
I thought the analog circuit is the best choice.

   这样的精度，首先想到TDC，但这个确实太变态了吧

如果能很好掌控FPGA内部的IC延时，也不算什么变态。

ps级信号在fpga中没办法处理
iodelay单元一个tap好像是78ps

可否基于时间-电压-频率-?-?  ?

建议将需求详细说明一下，大家看看是不是一定要这样实现
单说小编说的这些信息的话，用fpga的话，我觉得数字方法实现是不现实的，就算实现了代价也太大
最好还是从需求讨论起，也许有其他方案可以更简单的完成这个任务

FPGA有这么高的PLL去采样你的信号吗?5ps，就是200GHz， 你还要满足奈奎斯特定理。
即使有，你怎么处理skew呢? 这点在skew里面很正常，FPGA的clk tree基本对用户透明，无法掌控。

TDC吧。只知道用进位链实现，具体没写过，不清楚

几皮秒的确挺变态的了