verilog中可综合的函数是不是只能是纯组合逻辑？

2，verilog中可综合的函数和任务是不是都只能是纯组合逻辑?
3，书上说函数中不能包含任何时序控制的语句，那么函数中的赋值是不是都是阻塞赋值?4，函数更接近于纯组合逻辑，任务可以实现纯组合逻辑也可以实现时序逻辑的一部分，但任务本身不含有时序控制信号（clk）

还有，是不是只有任务中可以使用inout端口?

不明白你说的什么意思