verilog 和VHDL综合问题

以下VHDL代码，在ISE工程顶层文件中定义了ADDUT的端口和map，但无子模块文件，是可以综合出View RTL Schematic和View Technology Schematic;而同样的在顶层文件只有模块端口而无子模块文件的VERILOG代码是不能综合出View RTL Schematic和View Technology Schematic的。目前需要在VERILOG时无子模块实现代码也能综合出来，各位同学们，咋整?


VHDL代码

COMPONENT ADDUT

        PORT(a,b,   IN std_logic;

                   C      OUT std_logic);

END COMPONENT;

U1 : ADDUT port map

（

    a=>a,

   b=>b,

  c=>c

);

VERILOG 代码

ADDUT(.a(a),.b(b),.c(c));

你做过形式验证码

VHDL的没问题，verilog的不知有什么特殊语法

有弄过的没。