如何用ISE生成用于带时钟延迟的.V文件

因为使用ISE生成的文件在FPGA上出现了问题，现在想生成一个文件用于FPGA后仿，但是使用ISE生成的用于后仿的.V文件是没有加入时钟的延迟的，仅仅是完成了translate，想请教高手们，如何生成带时钟延迟的.V文件用于FPGA验证?

place & route之后就可以生成了

   这样做好像不可以。我试验了。我们现在生成用于后仿的.V文件是只执行translate中的那一步
  如果执行了后面的map中的步骤就会导致不能够生成.V文件。
  不知道高手您是怎么实现的。

那是因为你的代码有问题，是不是map 或者 par出错了