目前使用XILINX V5与DDR2之间进行通信，有点问题求助大家

使用chipscope观察rd_data_valid与rd_data_fifo_out,发现，即使在rd_data_valid信号无效的情况下，rd_data_fifo_out上也有值进来，这个是什么原因呢?

另外，由于第一次使用chipscope（之前是用signaltap），使用200MHz时钟去同时捕捉150MHz和100MHz，却发现，150MHz比100MHz的时钟周期还要长，几乎等于50Mhz的时钟周期了，请问这个是由于150和200不匹配，而造成的显示原因，还是PLL输出的本身就有问题?
后来没有办法，我只能把150M改成200M，然后用400M去捕捉，这下看到200和100，50Mhz的时钟就都对了。