新手求指导！

是不是timescale前面的·用的不对啊，应该是键盘左上角ESC键下面的那个键

modelsim显示文件类型是VHDL。不是应该是verilog吗?

嗯，是这个问题，谢谢！请问代码仿真都对的，可是在编译的时候说：Error loading design，请问这是什么问题呀！

   那个是对的，是文件类型选错了！

上面的问题解决了，帮我看看这个移位寄存器错在哪儿了[img][/img]

2‘b00,   这个的引号用错了。
另外，在时序逻辑里应该用非阻塞逻辑

非常感谢，完全正确！

   这是什么问题?

# can't read "VoptStartup(VoptOptimize:method)": no such element in array这话是什么意思

仿真都没有问题，编译出的问题，求高手指导！