set_multicycle 有效起点终点

时间：10-02 整理：3721RD 点击：

请教一下，在综合时约束 set_multicycle 2 -from [get_ports U_xx/U_yy/A] -to [get_ports U_mm/U_nn/B]
可以直接设定某个子模块的端口
但是在Pr时即使网表有层次有模块也只能指定到某个cell的pin,而且好像还不能是随便一个点,或者cell的输入输出pin
请问set_multicycle 的有效起点和终点到底有啥具体要求

上一篇：安装synopsys license后出现的问题
下一篇：multiple driver(s)错误ISE

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

FPGA Verilog HDL 设计实例系列连载------交通灯的控制
vHDL语言 t触发器使用ISE自带的仿真激励文件如何写呀！求
关于Rx receiver的问题
转：用fpga 实现图形算法的硬件加速设计有源码
我的FPGA学习步骤
FPGA基础学习笔记--组合逻辑电路-多路选择器与多路分解器