ISE仿真出错，一直是输入高阻，求大家帮忙看看

刚装几天ISE，利用自带的Isim仿真，尝试过很多教程的例子，依然是仿真出错，波形图中显示输入的变量全为高阻，输出变量当然就没有值全为红线
比如一个3分频的例子：
module fenpin_top(clk,reset,q);
    input clk;
    input reset;
    output q;
    reg q;
    reg [1:0] count;   // 设了一个2位的计数器可以从00计数到11；
    always @ (posedge clk or posedge reset)   // 同步复位，上升沿有效
    if (reset)                           // 复位
    begin
      q<=1'b0;
      count<=2'b00;
    end
      else if(count==0)                // 第一个CLK上升沿来的时候q翻转一次计数器加一；
        begin
         q<=~q;
         count<=count+1'b1;
        end
      else if(count==2)              //第3个CLK上升沿来的时候输出q翻转一次计数器归零；
        begin
            q<=~q;
            count<=2'b00;
        end
        else                                 //   第二个CLK上升沿来的时候q不动作，计数器加一。   
        begin
        count<=count+1'b1;
        end
      endmodule

testbench如下：
module tb_fenpin_top;
        // Inputs
        reg clk;
        reg reset;
        // Outputs
        wire q;
        // Instantiate the Unit Under Test (UUT)
        fenpin_top uut (
                .clk(clk),
                .reset(reset),
                .q(q)
        );
        initial
        begin
                // Initialize Inputs
                clk = 1'b0;
                reset = 1'b0;
                // Wait 100 ns for global reset to finish
                #100;
                // Add stimulus here
        clk=1'b0;
        reset=1'b1;
        #24 reset =1'b0;
    end
    always
         #20 clk=~clk;
endmodule

不知道是否软件设置问题，ISE14.7版本的
FPGA入门中,希望大家帮忙看看，无限感激

   继续求教，之前在论坛看到一种说法是，ISE14.2之后的版本，顶层文件都得自己手输入，写代码时设的顶层模块和测试文件不同，不太懂什么意思...    学习写verilog的代码也有一段时间了，之前都是综合通过就算，谁知一做时序仿真就卡住了

没有`timescale?

   这个是有的，1ns/1ps...  我总感觉是软件设置问题...

时钟有吗?正确不?