請問RAM要怎麼生成？(已有Verilog RTL, 做IC layout)

ARTISION，好象是，忘记了

不太理解你的问题，你是希望用你的code生成RAM，还是已有代码，希望自动生成个RAM，你在你的code里直接例化使用?

memory compiler
2楼正解，不过多打了一个I
可以同时产生memory的RTL仿真代码，lib和layout

若问下memory compiler 是在design compiler里面么

memory compiler 不在DC中，需要一个单独的licence。
如果你是在Xilinx FPGA中做RAM的话，使用coregen

    我遇到的就算这样的问题，我的代码里需要用两个ram来存储数据，但所不知道测试的时候这两个ram该怎么生成，怎么在测试文件里例化。

谢谢分享！

ASIC中是用流片厂商提供的memory  compile自动生成的，可以生成库和仿真用的代码。
如果是FPGA，可以用ISE自还的CORE GENERATE自动生成的，可以生成仿真代码和NGC文件。

好的，可以借鉴。

9楼正解，如果只是想跑仿真学习的话也可以自己写一个behaving model