timequest中的SDC

其实,就我用了几年来看,不能进行约束.只是timing分析之用.
因为timequest是在布局布线之后才run的.
因为我用了PLL来生成时钟,所以脚本很简单.三行搞定.
time分析之后,可以在report版面看到fmax.
如果不用sdc约束,timequest不知道要报什么给你看.你一约束他就知道了.
create_clock -period 20.000 -name clk_osc0 -waveform {0 10} [get_ports {PAD_CLK_OSC}]
create_clock -period 50.000 -name dbg_tck -waveform {0 25} [get_ports {PAD_DBG_TCK}]
derive_pll_clocks

The Quartus® II TimeQuest Timing Analyzer is a powerful ASIC-style timing analysis
tool that validates the timing performance of all logic in your design using an
industry-standard constraint, analysis, and reporting methodology. Use the
TimeQuest analyzer GUI or command-line interface to constrain, analyze, and report
results for all timing paths in your design

继续顶，希望大家多讨论sdc。我见过的基本都是几条分析语句。就是不晓得可以用语句约束电路的布局和布线么?

但是为什么我再altera的官方论坛里看到有人说可以用.sdc文件改变fitting呢?希望大家继续讨论。谢谢。

但是我在altra的官方论坛看到说.sdc文件中的程序可以改变fitting的，，大家继续讨论嘛。

当然可以约束的啦，这个约束很管用的

VERY GOOD

那个SDC是综合的时候约束你的时序的，可能在后续的timing分析中会用到，布局布线的约束和综合约束是两个不同的概念，但是综合时的约束会影响到关键路径的抽取，同样也会或多或少的影响到布局布线

但是，综合只是将rtl代码map成电路了，具体这个电路在fpga中怎么布局，还是fitting时候决定的啊，那么，这个约束怎么约束综合工程呢?

Timing Driven P&R. 所以Constraint是會影響Layout的.

谢谢分享