微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 关于时序仿真的问题

关于时序仿真的问题

时间:10-02 整理:3721RD 点击:
我把一个计数器与译码器组合成一个工程,其中计数器的行为仿真没有问题但是他的时序仿真出现了如下问题[img]file:///C:\Users\sun ming\AppData\Roaming\Tencent\Users\978089382\QQ\WinTemp\RichOle\4`43DF$9P~[TIJGJRMMJK1K.jpg[/img][attach]573730[/attach][attach]573730[/attach]最后我又时序仿真了组合起来的那个器件,他的时序仿真是没问题的,这个是什么原因导致的

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top