Xilinx ISE DDR模块仿真怎样绕过calibration

借助ISE Core Generator生成DDR存储器件，有两种flow，XPS和EDK。如果使用XPS flow，那么在生成DDR时可以选择bypass calibration，EDK flow里没有设置bypass的选项。
这点在《Spartan-6 FPGA Memory Interface Solution User Guide》中有提到，
所以我面临的问题是，在EDK flow里怎样设置取消calibration?
由于calibration信号无效，现在仿真没法实现。

希望有过FPGA经验的都能发表下建议。

想过这种做法，担心别的信号跟calibration相关，只将calib信号设置好有可能引起其他问题。在工具里设置bypass是最安全的。
不管怎样，还是要尝试下这种做法。