gate clock——利用altera quartus工具中的auto gate clock convertion

各位大牛，请教一个问题：
1.因为ASIC设计中常常利用门控时钟去降功耗，利用FPGA做ASIC验证时，如果不修改ASIC代码，FPGA P&R后进行时序分析，常常发现hold time不能满足要求；
2.查资料的时候发现，quartus / synplify工作设置中能够对gate clock进行转换，如quartus中在analysis and synthsis setting中“auto gate clock convertion”
有哪位大牛用过这个吗?有效吗?
还有一个问题：怎么利用quartus分析时钟是否门控?

门控时钟应该是你在写代码的时候你就应该很清楚哪些信号是门控时钟了的吧。

   做基于FPGA的原型验证的时候，即使我们知道是门控时钟，一般也不会修改ASIC代码，有的时候时序违例就一点点，这个时候就希望工具能够将时序收敛下来。

自己顶一下，大家一起来发言啊