maxplus综合一个verilog文件时候警告问题

用maxplus综合一个verilog文件时候警告如下：warning：ignore unnecessary INPUT pin'clk';我的时钟输入端直接被忽略了，请叫高手怎么解决，感激不尽！

现在还用maxplus，貌似十年前就很少有人用了吧

  我是初学者，菜鸟一只， 我用maxplus来编译简单的模块，然后简单做一下仿真，因为这个软件很小，跑起来快。不知道你在用其他平台的的时候，诸如quatus ise什么的有没有遇到我这种情况啊。