altera TimeQuest分析时序违例的路径

时间：10-02 整理：3721RD 点击：

各位大牛，请教一个关于时序的问题：
在altera FPGA上完成P&R之后，用TimeQuest分析时序违例的路径（failing path），如时钟为100M，对于setup违例，发现launch clk 与 latch clk的relationship为10.000ns，hold time违例，发现launch clk 与 latch clk的relationship为0.000，
请问这是为什么，这个relationship代表的是什么?
谢谢各位！

帮你顶一下

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