vivado综合的时候一直停止final netlist cleanup

在用vivado2013.02综合FPGA工程时，我想用vivado logic analyzer抓取信号波形,综合时-flatten_hierarchy 选项选择none，但是综合跑了一晚上还是一直停在final netlist cleanup这一步，
如果-flatten_hierarchy选择rebuilt，综合就能很快通过。请教那位的大侠能解决这个问题啊?





在项目模式中，-flatten_hierarchy 开关选项可用 Vivado 集成设计环境中的综合设置按钮进行设置。这可用来控制 Vivado 综合工具综合设计层级的方式。以下给出了 -flatten_hierarchy 的各种不同选项：

• -flatten_hierarchy：none——该选项指示综合工具不要把层级变平。综合输出与原始 RTL 具有完全相同的层级。
• -flatten_hierarchy：full——该选项指示工具把层级全面变平，只剩下顶层。
• -flatten_hierarchy：rebuilt——这是 flatten_hierarchy 的默认选项。重构选项设置后，综合工具将层级变平，进行综合，并根据原始 RTL 重构层级。这个值的优势是支持跨边界优化的 QoR，最终层级类似于 RTL，从而方便分析。

如果工程不大这么久的话就可以ctrl+c了，vivado的综合工具还很不成熟
建议使用rebuilt，然后使用逻辑分析器分析信号，如果不想让想看的信号被优化掉可以加keep。
也可以使用icon，ila抓信号，这个更加方便都不需要加keep

谢谢，使用icon，ila抓信号，似乎只能在rtl代码中例化ila，用不需要在rtl代码中例化的办法么?下面这个是我在网上找的一个教程，但是我不想为了抓波形而改rtl代码，工程很大；最好就是综合后可以图形化的方式，保持hierarchy 搜索需要观测的信号，添加。

Vivado高效设计案例分享大赛---6轻松调用ILA与关联信号
http://xilinx.eetrend.com/blog/6181