Virtex-5 和DDR2接口管脚约束
时间：10-02
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请问，Virtex-5 和DDR2管脚分配有特殊要求吗?比如CC管脚是否可以全部占用?Virtex-6有文档明确说明FPGA的一个bank如果连接DDR2地址线的话，必须空出一个CC管脚用来给内部逻辑做BURIO使用。
用来给内部