如何在verilog中调用vhdl模块，最好给个例子，万分感谢！

简单的很
vhdl模块名   随便个名字(
  .VHDL端口(端口),
   .VHDL端口(端口),
   ……
);

谢谢

你可以打开一些自带的ip核代码看看，里面有这样的例子。

要是更详细就更好了