xilinx spartan 6 pad to pad 延迟太长

各位大神，小弟初用xilinx的FPGA做设计，发现pad input delay和pad output delay时间过长；
新建了测试工程，仅包含din和dout，直接assign出，根据时序报告，该延迟长达14多ns
Pad to Pad
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Source Pad     |Destination Pad|  Delay  |
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d_in           |d_out          |   14.962|
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请问，这个属于正常的吗，和altera相比这个延迟太长，直接影响到逻辑设计；
小弟查阅了一些资料，发现使用iodelay2的原语可以控制延迟，不知道在何种情况加入；
望各位大神不吝赐教，小弟谢谢了

自顶，求大牛解答

做个综合后的simulation，不就明白了，应该在2 - 4 ns之间。

系统综合时使用constrint约束条件，得到你想要的延时。