请教FPGA的IP core
时间：10-02
整理：3721RD
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用FPGA生成的block memory 的IP core，读数据，为什么推迟了三个周期，请教大家。
SPEC上没有提到会推迟三个周期。
请帮忙check一下，呵呵，我感觉没有什么问题的
SPEC上没有提到会推迟三个周期。
详情请你检查你生成IP Core时候的设置
请帮忙check一下，呵呵，我感觉没有什么问题的
If you read data sheet, from Address to Data output valid, you have three clock latency. You can check if that's the case.
great post
你没看见是一个周期延时吗，多的延时是你自己写的程序造成的，用的非阻塞赋值吧
我看的read first模式，貌似不是3个周期的delay，请麻烦看一下，呵呵，谢谢
呵呵，没看懂，麻烦解释一下，great post, 我配置有问题么?
请教， 我应该怎么做呢?
这是仿真波形，直接看的memory端口不会是自己逻辑的问题。
这是我看到的data sheet，没有3个周期的delay
请教将FPGA生成的IP core代码提取，在其他的仿真环境使用，行为是一样的么?